新流程能夠協(xié)助系統(tǒng)單芯片（SoC）設計人員于單窗口支持多種制程結構環(huán)境下，快速將全系統(tǒng)的多晶粒及InFO封裝中產(chǎn)生網(wǎng)表
為提供行動通訊及
物聯(lián)網(wǎng)（IoT）應用的設計及分析能力和跨晶粒（Cross-die）互動建模，Cadence宣布針對臺積電(TSMC)先進晶圓級整合式扇出（InFO）封裝技術推出更優(yōu)化的全面整合設計流程。
Cadence產(chǎn)品工程事業(yè)群資深總監(jiān)Steve Durrill表示，目前有許多行動通訊及IoT顧客想要部署臺積公司InFO技術的系統(tǒng)。 透過與臺積的密切合作，我們得以幫助雙方的共同客戶縮短設計及驗證周期時間，讓客戶能夠更快將創(chuàng)新可靠的SoC推出上市。
此次強化流程中使用的工具包括OrbitIO互連設計器、系統(tǒng)級封裝（SiP）布局、QuantusTM QRC萃取解決方案、SigrityTM XtractIM技術、Tempus時序簽核解決方案、實體驗證系統(tǒng)（PVS）、Voltus-Sigrity封裝分析、Sigrity PowerDC技術及Sigrity PowerSI 3D-EM萃取選項。
新流程能夠協(xié)助系統(tǒng)單芯片（SoC）設計人員于單窗口支持多種制程結構環(huán)境下，快速將全系統(tǒng)的多晶粒及InFO封裝中產(chǎn)生網(wǎng)表：OrbitIO互連設計器有效運用臺積公司InFO技術整合多晶粒設計，產(chǎn)生可直接用于電氣和時序詳細分析等后續(xù)設計步驟的頂層網(wǎng)表。
也可直接自封裝設計數(shù)據(jù)庫產(chǎn)生標準寄生交換格式（Standard Parasitic Exchange Format，SPEF），大幅簡化時序簽核：傳統(tǒng)方法需要將InFO封裝設計數(shù)據(jù)庫轉換為 IC設計數(shù)據(jù)庫方能產(chǎn)生SPEF，Sigrity XtractIM技術卻可自動產(chǎn)生異質(zhì)InFO系統(tǒng)的SPEF，藉此加快時序簽核程序并縮短上市時間。
臺積公司設計基礎架構營銷事業(yè)部資深協(xié)理Suk Lee表示，Cadence專為TSMC InFO技術所開發(fā)的流程能夠為需要在有限尺寸規(guī)格中增加帶寬的顧客提供幫助。 此一整合式設計流程包括能夠滿足此一市場需求的全套Cadence數(shù)字、簽核與客制IC流程技術，此合作將協(xié)助顧客以更高效率達成設計目標。
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